Microchip Technology Core JTAG Посібник користувача з налагодження процесорів
вступ
Кор ДжTAG Debug v4.0 полегшує підключення Joint Test Action Group (JTAG) сумісні програмні процесори з JTAG Контакти TAP або введення/виведення загального призначення (GPIO) для налагодження. Це IP-ядро полегшує налагодження максимум 16 процесорів програмного ядра в одному пристрої, а також забезпечує підтримку налагодження процесорів на чотирьох окремих пристроях через GPIO.
особливості
CoreJTAGDebug має такі ключові функції:
- Забезпечує доступ тканини до JTAG інтерфейс через JTAG ТАП.
- Забезпечує доступ тканини до JTAG інтерфейс через контакти GPIO.
- Налаштовує підтримку ІЧ-коду для JTAG тунелювання.
- Підтримує підключення кількох пристроїв через JTAG ТАП.
- Підтримує багатопроцесорне налагодження.
- Сприяє окремим сигналам годинника та скидання до ресурсів маршрутизації з низьким перекосом.
- Підтримує скидання цілі як для активного низького, так і для високого активного.
- Підтримує ДжTAG Інтерфейс моніторингу безпеки (UJTAG_SEC) для пристроїв PolarFire.
Основна версія
Цей документ стосується CoreJTAGDebug v4.0
Підтримувані сім’ї
- PolarFire®
- RTG4™
- IGLOO® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- ІГЛУ
- IGLOOe/+
Використання та продуктивність пристрою
Дані про використання та продуктивність наведено в наступній таблиці для сімейств підтримуваних пристроїв. Дані, наведені в цій таблиці, є орієнтовними. Загальне використання пристрою та продуктивність ядра залежать від системи.
Таблиця 1. Використання та продуктивність пристрою
| Сім'я | Послідовні плитки | Комбінаторний | Всього | Утилізація пристрій | Всього % | Продуктивність (МГц) |
| PolarFire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| IGLOO2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| ІГЛУ | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | A3P600 | 1.26 | 50 |
Примітка: Дані в цій таблиці було отримано за допомогою Verilog RTL із типовими налаштуваннями синтезу та макета на -1 частинах. Параметри верхнього рівня або генерики залишили за замовчуванням.
Функціональний опис
CoreJTAGDebug використовує UJTAG жорсткий макрос для надання доступу до JTAG інтерфейс з FPGA fabric. UJTAG жорсткий макрос полегшує підключення до виходу контролера MSS або ASIC TAP з фабрики. Лише один екземпляр UJTAG на тканині допускається макро.
Малюнок 1-1. CoreJTAGБлок-схема налагодження
CoreJTAGDebug містить екземпляр uj_jtag контролер тунелю, який реалізує JTAG контролер тунелю для полегшення JTAG тунелювання між програматором FlashPro та цільовим програмним процесором. Процесор програмного ядра підключається через спеціальну FPGA JTAG контакти інтерфейсу. ІЧ-сканування від JTAG інтерфейс недоступний у структурі FPGA. Отже, тунельний протокол потрібен для полегшення ІЧ- та DR-сканування до цілі налагодження, яка підтримує промисловий стандарт JTAG інтерфейс. Контролер тунелю декодує тунельний пакет, переданий як сканування DR, і генерує результуюче сканування IR або DR на основі вмісту пакета тунелю та вмісту IR-реєстру, наданого через UIREG. Контролер тунелю також декодує тунельний пакет, коли вміст ІЧ-реєстру збігається з його ІЧ-кодом.
Малюнок 1-2. Тунельно-пакетний протокол
Параметр конфігурації забезпечує конфігурацію ІЧ-коду, який використовується контролером тунелю. Щоб полегшити налагодження кількох програмних процесорів в одній конструкції, кількість створених тунельних контролерів можна налаштувати від 1 до 16, що забезпечує JTAG сумісний інтерфейс для кожного цільового процесора. Кожен із цих цільових процесорів адресується за допомогою унікального ІЧ-коду, встановленого під час створення екземпляра.
Буфер CLKINT або BFR створюється в рядку TGT_TCK кожного інтерфейсу налагодження цільового процесора.
Лінія URSTB від UJTAG макрос (TRSTB) став глобальним ресурсом у CoreJTAGВідлагоджувати. Додатковий інвертор розміщено на лінії TGT_TRST у CoreJTAGНалагодження для підключення до цілі налагодження, яке потім, як очікується, буде підключено до джерела активного високого скидання. Він налаштовується, коли передбачається, що вхідний сигнал TRSTB від JTAG TAP активний низький. Якщо ця конфігурація потребує одного або кількох цілей налагодження, буде використано додатковий глобальний ресурс маршрутизації.
Лінія URSTB від UJTAG макрос (TRSTB) став глобальним ресурсом у CoreJTAGВідлагоджувати. Додатковий інвертор розміщено на лінії TGT_TRST у CoreJTAGНалагодження для підключення до цілі налагодження, яке потім, як очікується, буде підключено до джерела активного високого скидання. Він налаштовується, коли передбачається, що вхідний сигнал TRSTB від JTAG TAP активний низький. TGT_TRSTN — активний низький вихід за замовчуванням для цілі налагодження. Якщо ця конфігурація потребує одного або кількох цілей налагодження, буде використано додатковий глобальний ресурс маршрутизації.
Малюнок 1-3. CoreJTAGНалагодження послідовних даних і тактування
Приєднання пристроїв
Зверніться до посібників користувача з програмування FPGA для конкретної плати розробки або сімейства. Кожна плата розробки може працювати на різній гучностіtages, і ви можете перевірити, чи можливо це з їхніми платформами розробки. Крім того, якщо ви використовуєте кілька плат розробки, переконайтеся, що вони мають спільну основу.
Через заголовок FlashPro
Щоб підтримувати об’єднання кількох пристроїв у структуру за допомогою заголовка FlashPro, кілька екземплярів uj_jtag вимагаються. Ця версія ядра забезпечує доступ до максимум 16 ядер без необхідності вручну створювати екземпляр uj_jtag. Кожне ядро має унікальний ІЧ-код (від 0x55 до 0x64), який забезпечить доступ до конкретного ядра, що відповідає ідентифікаційному коду.
Малюнок 1-4. Кілька процесорів в одному пристрої Один пристрій
Для використання CoreJTAGНалагодження на кількох пристроях, один із пристроїв має стати головним. Цей пристрій містить CoreJTAGНалагодити ядро. Потім кожен процесор підключається наступним чином:
Малюнок 1-5. Кілька процесорів на двох пристроях
Щоб налагодити ядро на іншій платі, JTAG сигнали від CoreJTAGНалагодження переміщено на шпильки верхнього рівня в SmartDesign. Потім вони підключаються до JTAG сигнали безпосередньо на процесорі.
Примітка: CoreJTAGНалагодження в дизайні другої плати є необов’язковим. Зауважте, що UJ_JTAG макрос і заголовок FlashPro не використовуються в дизайні другої плати.
Щоб вибрати процесор для налагодження в SoftConsole, клацніть конфігурації налагодження, а потім натисніть вкладку Налагоджувач.
Команда, показана на наступному зображенні, виконується.
Малюнок 1-6. Конфігурація відладчика UJ_JTAG_IRCODE
UJ_JTAG_IRCODE можна змінити залежно від процесора, який ви налагоджуєте. наприкладample: щоб налагодити процесор у пристрої 0, UJ_JTAG_IRCODE можна встановити на 0x55 або 0x56.
Через GPIO
Для налагодження через GPIO параметр UJTAG Вибрано _BYPASS. Одне і чотири ядра можна налагодити через заголовки або контакти GPIO. Щоб запустити сеанс налагодження за допомогою GPIO з SoftConsole версії 5.3 або новішої, конфігурацію налагодження потрібно налаштувати таким чином:
Малюнок 1-7. Конфігурація налагоджувача GPIO
Примітка: Якщо ви налагоджуєте через GPIO, ви не можете одночасно налагоджувати процесор через FlashPro Header або Embedded FlashPro5 на платах розробки. наприкладample: FlashPro Header або Embedded FlashPro5 доступні для полегшення налагодження за допомогою Identify або SmartDebug.
Малюнок 1-8. Налагодження через контакти GPIO
З’єднання пристроїв через контакти GPIO
Щоб підтримувати об’єднання кількох пристроїв через GPIO, UJTAGНеобхідно вибрати параметр _BYPASS. Тоді сигнали TCK, TMS і TRSTb можуть бути просунуті на порти верхнього рівня. Усі цільові процесори мають TCK, TMS і TRSTb. Вони не показані нижче.
Малюнок 1-9. З’єднання пристроїв через контакти GPIO
В основному ДжTAG ланцюжок, TDO процесора підключається до TDI іншого процесора, і це продовжується, доки всі процесори не будуть з’єднані таким чином. TDI першого процесора та TDO останнього процесора підключаються до JTAG програміст об'єднує всі процесори. ДжTAG сигнали від процесорів направляються на CoreJTAGНалагодження, де їх можна зв'язати. Якщо з’єднання кількох пристроїв завершено, пристрій із CoreJTAGDebug стає головним пристроєм.
У сценарії налагодження GPIO, де ІЧ-код не розподілено для кожного процесора, для вибору пристрою, який налагоджується, використовується модифікований сценарій OpenOCD. Сценарій OpenOCD змінено, щоб вибрати, який пристрій налагоджено. Для дизайну Mi-V, file знаходиться в місці встановлення SoftConsole у файлі openocd/scripts/board/microsemi-riscv.cfg. Для інших процесорів files знаходяться в тому ж місці openocd.
Примітка: Параметри конфігурації налагодження також потрібно оновити, якщо file перейменовано
Малюнок 1-10. Конфігурація налагодження
Відкрийте username-riscv-gpio-chain.cfg, нижче наведено прикладampлише те, що потрібно побачити:
Малюнок 1-11. Конфігурація MIV File
Наступні параметри працюють для налагодження одного пристрою через GPIO. Для налагодження ланцюжка потрібно додати додаткові команди, щоб неналагоджені пристрої переводилися в режим обходу.
Для двох процесорів у ланцюжку наступні sampвиконується команда le:
Це дозволяє налагоджувати цільовий програмний процесор 1 шляхом переведення цільового програмного процесора 0 у режим обходу. Для налагодження цільового програмного процесора 0 використовується така команда:
Примітка: Єдина відмінність між цими двома конфігураціями полягає в тому, що джерело, яке викликає конфігурацію Microsemi RISCV file (microsemi-riscv.cfg) або стоїть першим під час налагодження цільового програмного процесора 0, або другим під час налагодження цільового програмного процесора 1. Для більше ніж двох пристроїв у ланцюжку додаткові jtag додано нові крани. наприкладample, якщо є три процесори в ланцюжку, то використовується така команда:
Малюнок 1-12. НапрampLe Debug System
Інтерфейс
У наступних розділах обговорюється інформація, пов’язана з інтерфейсом.
Параметри конфігурації
Параметри конфігурації для CoreJTAGНалагодження описано в наступній таблиці. Якщо потрібна конфігурація, відмінна від стандартної, скористайтеся діалоговим вікном конфігурації в SmartDesign, щоб вибрати відповідні значення для настроюваних параметрів.
Таблиця 2-1. CoreJTAGПараметри конфігурації налагодження
| Ім'я | Дійсний діапазон | За замовчуванням | опис |
| NUM_DEBUG_TGTS | 1-16 | 1 | Кількість доступних цілей налагодження через FlashPro (UJTAG_DEBUG = 0) становить 1-16. Кількість доступних цілей налагодження через GPIO (UJTAG_DEBUG = 1) становить 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG ІЧ-код, по одному на ціль налагодження. Зазначене значення має бути унікальним для цієї цілі налагодження. Контролер тунелю, пов’язаний із цим цільовим інтерфейсом налагодження, керує лише TDO та керує цільовим інтерфейсом налагодження, якщо вміст ІЧ-реєстру відповідає цьому ІЧ-коду. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: вихід TGT_TRSTN_x підключено до глобальної форми виходу URSTB з активним низьким рівнем UJTAG macro.1: вихід TGT_TRST внутрішньо підключений до глобальної інвертованої форми виводу URSTB з активним низьким рівнем UJTAG макрос. Додатковий глобальний ресурс маршрутизації споживається, якщо цей параметр має значення 1 для будь-якої цілі налагодження. |
| UJTAG_ОБХІД | 0-1 | 0 | 0: GPIO Debug вимкнено, Debug доступне через FlashPro Header або Embedded FlashPro5.1: GPIO Debug увімкнено, Debug доступне через вибрані користувачем контакти GPIO на платі.Примітка: Коли налагодження виконується через GPIO, у параметрах налагодження SoftConsole виконується така команда налагодження: «—команда «set FPGA_TAP N»». |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG макрос вибрано, якщо UJTAG_BYPASS = 0. 1: UJTAGМакрос _SEC вибрано, якщо UJTAG_BYPASS= 0.Примітка: Цей параметр стосується лише PolarFire. Тобто СІМ'Я = 26. |
Описи сигналів
У наступній таблиці наведено описи сигналів для CoreJTAGНалагодження.
Таблиця 2-2. CoreJTAGНалагодження сигналів введення-виведення
| Ім'я | Дійсний діапазон | За замовчуванням | опис |
| NUM_DEBUG_TGTS | 1-16 | 1 | Кількість доступних цілей налагодження через FlashPro (UJTAG_DEBUG = 0) становить 1-16. Кількість доступних цілей налагодження через GPIO (UJTAG_DEBUG = 1) становить 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG ІЧ-код, по одному на ціль налагодження. Зазначене значення має бути унікальним для цієї цілі налагодження. Контролер тунелю, пов’язаний із цим цільовим інтерфейсом налагодження, керує лише TDO та керує цільовим інтерфейсом налагодження, якщо вміст ІЧ-реєстру відповідає цьому ІЧ-коду. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: вихід TGT_TRSTN_x підключено до глобальної форми виходу URSTB з активним низьким рівнем UJTAG macro.1: вихід TGT_TRST внутрішньо підключений до глобальної інвертованої форми виводу URSTB з активним низьким рівнем UJTAG макрос. Додатковий глобальний ресурс маршрутизації споживається, якщо цей параметр має значення 1 для будь-якої цілі налагодження. |
| UJTAG_ОБХІД | 0-1 | 0 | 0: GPIO Debug вимкнено, Debug доступне через FlashPro Header або Embedded FlashPro5.1: GPIO Debug увімкнено, Debug доступне через вибрані користувачем контакти GPIO на платі.Примітка: Коли налагодження виконується через GPIO, у параметрах налагодження SoftConsole виконується така команда налагодження: «—команда «set FPGA_TAP N»». |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG макрос вибрано, якщо UJTAG_BYPASS = 0. 1: UJTAGМакрос _SEC вибрано, якщо UJTAG_BYPASS= 0.Примітка: Цей параметр стосується лише PolarFire. Тобто СІМ'Я = 26. |
Примітки:
- Усі сигнали в JTAG Наведений вище список портів TAP має бути підвищений до портів верхнього рівня в SmartDesign.
- Порти SEC доступні лише тоді, коли UJTAG_SEC_EN увімкнено через CoreJTAGГрафічний інтерфейс конфігурації Debug.
- Будьте особливо обережні, підключаючи вхід EN_SEC. Якщо EN_SEC підвищено до порту верхнього рівня (вхідний контакт пристрою), ви повинні отримати доступ до Configure I/O States During JTAG Розділ програмування програми Design у потоці Libero та переконайтеся, що стан I/0 (лише вихід) для порту EN_SEC встановлено на 1.
Карта реєстрації та описи
Немає реєстрів для CoreJTAGНалагодження.
Потік інструментів
У наступних розділах обговорюється інформація, пов’язана з потоком інструментів.
Ліцензія
Для використання цього IP Core із Libero SoC ліцензія не потрібна.
RTL
Повний код RTL надається для ядра та тестових стендів, що дозволяє створювати ядро за допомогою SmartDesign. Моделювання, синтез і макет можна виконувати в Libero SoC.
SmartDesign
Колишнійample екземпляр view компанії CoreJTAGНалагодження показано на наступному малюнку. Додаткову інформацію про використання SmartDesign для створення екземплярів і генерування ядер див. у посібнику користувача «Використання DirectCore в Libero® SoC».
Малюнок 4-1. SmartDesign CoreJTAGЕкземпляр налагодження View за допомогою ДжTAG Заголовок
Малюнок 4-2. SmartDesign CoreJTAGНалагодити екземпляр за допомогою контактів GPIO
Налаштування CoreJTAGНалагодження в SmartDesign
Ядро налаштовується за допомогою графічного інтерфейсу конфігурації в SmartDesign. колишнійampфайл графічного інтерфейсу користувача показано на наступному малюнку.
Малюнок 4-3. Налаштування CoreJTAGНалагодження в SmartDesign
Для PolarFire, UJTAG_SEC вибирає UJTAGМакрос _SEC замість UJTAG макрос при UJTAG_BYPASS вимкнено. Для всіх інших сімей це ігнорується.
Кількість цілей налагодження можна налаштувати до 16 цілей налагодження за допомогою UJTAG_BYPASS вимкнено та до 4 цілей налагодження з UJTAG_BYPASS увімкнено.
UJTAG_BYPASS вибирає налагодження через UJTAG і заголовок FlashPro, а також налагодження через контакти GPIO.
Цільовий # ІЧ-код – це JTAG ІЧ-код, наданий об’єкту налагодження. Це має бути унікальне значення в діапазоні, указаному в Таблиця 2-1.
Симуляційні потоки
Тестовий стенд користувача надається разом із CoreJTAGВідлагоджувати. Щоб запустити моделювання:
- Виберіть потік тестового стенду користувача в SmartDesign.
- Натисніть «Зберегти та створити» на панелі «Створення». Виберіть тестовий стенд користувача в графічному інтерфейсі основної конфігурації.
Коли SmartDesign створює проект Libero, він встановлює тестовий стенд користувача fileс. Щоб запустити тестовий стенд користувача:
- Встановіть корінь дизайну на CoreJTAGНалагодження екземпляра на панелі ієрархії дизайну Libero.
- Натисніть «Перевірити попередньо синтезований дизайн» > «Імітувати» у вікні Libero Design Flow. Це запускає ModelSim і автоматично запускає симуляцію.
Синтез в Libero
Щоб запустити синтез:
- Щоб синтезувати ядро, клацніть піктограму «Синтез» у вікні «Потік проектування Libero SoC». Або клацніть правою кнопкою миші опцію «Синтезувати» у вікні «Потік проектування» та виберіть «Відкрити інтерактивно». У вікні Synthesis відображається проект Synplify®.
- Натисніть піктограму «Виконати».
Примітка: Для RTG4 існує попередження про перехідну подію (SET), яке можна ігнорувати, оскільки цей IP використовується лише для цілей розробки та не використовуватиметься в радіаційному середовищі.
Місце і маршрут у Ліберо
Після завершення синтезу клацніть значок Place and Route у Libero SoC, щоб почати процес розміщення.
Програмування пристрою
Якщо використовується функція UJAG_SEC і EN_SEC підвищується до порту верхнього рівня (вхідний контакт пристрою), ви повинні отримати доступ до Configure I/O States Under JTAG Розділ програмування програми Design у потоці Libero та переконайтеся, що стан I/0 (лише вихід) для порту EN_SEC встановлено на 1.
Ця конфігурація необхідна для підтримки доступу до JTAG порт для перепрограмування пристрою, оскільки визначене значення реєстру граничного сканування (BSR) перекриває будь-який зовнішній логічний рівень на EN_SEC під час перепрограмування.
Системна інтеграція
У наступних розділах обговорюється інформація, пов’язана з інтеграцією системи.
Дизайн системного рівня для IGLOO2/RTG4
На наступному малюнку показано вимоги до конструкції для виконання JTAG налагодження програмного процесора, розташованого в структурі від SoftConsole до JTAG інтерфейс для пристроїв IGLOO2 і RTG4.
Малюнок 5-1. RTG4/IGLOO2 ДжTAG Налагодження дизайну
Дизайн системного рівня для SmartFusion2
На наступному малюнку показано вимоги до конструкції для виконання JTAG налагодження програмного процесора, розташованого в структурі від SoftConsole до JTAG інтерфейс для пристроїв SmartFusion2.
Малюнок 5-2. SmartFusion2 ДжTAG Налагодження дизайну
UJTAG_SEC
Для сімейства пристроїв PolarFire цей випуск дозволяє користувачеві вибирати між UJTAG та UJTAG_SEC, UJTAGПараметр _SEC_EN у графічному інтерфейсі використовуватиметься для вибору потрібного.
На наступному малюнку показана проста схема, яка представляє фізичні інтерфейси UJTAG/UJTAG_SEC у PolarFire.
Малюнок 5-3. PolarFire UJTAGМакрос _SEC
Обмеження дизайну
Дизайни з CoreJTAGНалагодження вимагає, щоб програма дотримувалася обмежень у процесі проектування, щоб дозволити використовувати аналіз синхронізації в домені синхронізації TCK.
Щоб додати обмеження:
- Якщо використовується розширений потік обмежень у Libero v11.7 або новішої версії, двічі клацніть Constraints > Manage Constraints у вікні DesignFlow і натисніть вкладку Timing.
- На вкладці «Час» у вікні «Диспетчер обмежень» натисніть «Новий», щоб створити новий SDC fileі назвіть file. Обмеження проекту включають обмеження джерела синхронізації, які можна ввести в цей порожній SDC file.
- Якщо використовуються класичні потоки обмежень у Libero v11.7 або новішої версії, клацніть правою кнопкою миші «Створити обмеження» > «Обмеження часу» у вікні «Потік проектування», а потім натисніть «Створити нове обмеження». Це створює новий SDC file. Проектні обмеження включають обмеження джерела тактового сигналу, які вводяться в цей порожній SDC file.
- Обчисліть період TCK і півперіод. TCK встановлено на 6 МГц, коли налагодження виконується за допомогою FlashPro, і встановлено на максимальну частоту 30 МГц, якщо налагодження підтримується FlashPro5. Виконавши цей крок, введіть наступні обмеження в SDC file:
create_clock -name { TCK } \- період TCK_PERIOD \
- хвиля { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Наприкладampнаприклад, наступні обмеження застосовуються до конструкції, яка використовує частоту TCK 6 МГц.
create_clock -name { TCK } \ - період 166.67 \
- хвиля { 0 83.33 } \ [ get_ports { TCK } ]
- Пов’яжіть усі обмеження fileз перевіркою синтезу, місця та маршруту та часуtages у Менеджер обмежень > вкладка Час. Це завершується встановленням відповідних прапорців для SDC files, у якому були введені обмеження
Історія версій
| Назва порту | Ширина | Напрямок | опис |
| JTAG Порти TAP | |||
| TDI | 1 | Введення | Тестові дані в. Послідовне введення даних від TAP. |
| TCK | 1 | Введення | Тестовий годинник. Джерело синхронізації для всіх послідовних елементів у CoreJTAGНалагодження. |
| TMS | 1 | Введення | Вибір тестового режиму. |
| ТДО | 1 | Вихід | Вихід тестових даних. Послідовний вихід даних на TAP. |
| TRSTB | 1 | Введення | Скидання тесту. Активний низький вхід скидання від TAP. |
| JTAG Цільові порти X | |||
| TGT_TDO_x | 1 | Введення | Перевірте дані від налагоджувальної цілі x до TAP. Підключіться до цільового порту TDO. |
| TGT_TCK_x | 1 | Вихід | Перевірте вихід Clock для налагодження цілі x. TCK підвищується до глобальної мережі з низьким перекосом усередині CoreJTAGНалагодження. |
| TGT_TRST_x | 1 | Вихід | Active-High Test Reset. Використовується лише тоді, коли TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Вихід | Active-Low Test Reset. Використовується лише тоді, коли TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Вихід | Режим тестування Виберіть вихід для налагодження цілі x. |
| TGT_TDI_x | 1 | Вихід | Тестові дані в. Послідовний вхід даних від цілі налагодження x. |
| UJTAG_BYPASS_TCK_x | 1 | Введення | Тестуйте вхід Clock, щоб налагодити ціль x із контакту GPIO. |
| UJTAG_BYPASS_TMS_x | 1 | Введення | Режим тестування Виберіть, щоб налагодити ціль x із контакту GPIO. |
| UJTAG_BYPASS_TDI_x | 1 | Введення | Вхід тестових даних, послідовні дані для налагодження цілі x із контакту GPIO. |
| UJTAG_BYPASS_TRSTB_x | 1 | Введення | Скидання тесту. Скинути вхідні дані для налагодження цілі x із контакту GPIO. |
| UJTAG_BYPASS_TDO_x | 1 | Вихід | Вихід тестових даних, послідовні дані від цілі налагодження x від контакту GPIO. |
| Порти SEC | |||
| EN_SEC | 1 | Введення | Вмикає безпеку. Дозволяє користувальницькому дизайну перевизначати зовнішній вхід TDI та TRSTB до TAP.Обережно: Будьте особливо обережні, підключаючи цей порт. Додаткову інформацію див. у примітці нижче та програмі пристрою. |
| TDI_SEC | 1 | Введення | Перевизначення безпеки TDI. Перевизначає зовнішній вхід TDI на TAP, коли EN_SEC має HIGH значення. |
| TRSTB_SEC | 1 | Введення | Перевизначення безпеки TRSTB. Перевизначає зовнішній вхід TRSTB до TAP, коли SEC_EN має значення HIGH. |
| УТРСТБ | 1 | Вихід | Тест Скинути монітор |
| UTMS | 1 | Вихід | Режим тестування Виберіть Монітор |
Мікрочіп Webсайт
Microchip надає онлайн-підтримку через наш webсайт за адресою www.microchip.com/. Це webсайт використовується для виготовлення fileі інформація, легко доступна клієнтам. Деякі з доступного вмісту включають:
- Підтримка продукту – Специфікації та помилки, примітки до застосування та sampпрограмні файли, ресурси дизайну, посібники користувача та документи підтримки обладнання, останні версії програмного забезпечення та архівне програмне забезпечення
- Загальна технічна підтримка – Часті запитання (FAQ), запити на технічну підтримку, онлайн-групи обговорень, список учасників партнерської програми Microchip design
- Бізнес компанії Microchip – Посібники з вибору продукції та замовлення, останні прес-релізи Microchip, перелік семінарів і заходів, перелік офісів продажів, дистриб’юторів і представників фабрик Microchip.
Служба сповіщень про зміну продукту
Служба сповіщень про зміну продукту від Microchip допомагає тримати клієнтів в курсі продуктів Microchip. Підписники отримуватимуть сповіщення електронною поштою щоразу про зміни, оновлення, перегляди чи помилки, пов’язані з певним сімейством продуктів або інструментом розробки, що їх цікавить.
Для реєстрації перейдіть на www.microchip.com/pcn і дотримуйтесь інструкцій щодо реєстрації Служба підтримки клієнтів Користувачі продуктів Microchip можуть отримати допомогу декількома каналами:
- Дистриб'ютор або представник
- Місцевий офіс продажу
- Технічна підтримка Embedded Solutions Engineer (ESE) Клієнти повинні звертатися до свого дистриб’ютора, представника або ESE для отримання підтримки. Місцеві офіси продажу також доступні для допомоги клієнтам. У цьому документі міститься перелік торгових офісів і місць розташування.
Технічна підтримка доступна через webсайт за адресою: www.microchip.com/support
Функція захисту коду пристроїв Microchip
Зверніть увагу на такі деталі функції захисту коду на пристроях Microchip:
- Продукти Microchip відповідають специфікаціям, що містяться в їхніх конкретних даних Microchip.
- Компанія Microchip вважає, що її сімейство продуктів є безпечним за умови використання за призначенням і за нормальних умов.
- Існують нечесні та, можливо, незаконні методи, які використовуються для спроб зламати функції захисту коду пристроїв Microchip. Ми вважаємо, що ці методи вимагають використання продуктів Microchip у спосіб, що виходить за межі робочих специфікацій, що містяться в Таблицях даних Microchip. Спроби зламати ці функції захисту коду, швидше за все, не можуть бути здійснені без порушення прав інтелектуальної власності Microchip.
- Компанія Microchip готова співпрацювати з будь-яким клієнтом, який стурбований цілісністю її коду.
- Ні Microchip, ні будь-який інший виробник напівпровідників не може гарантувати безпеку свого коду. Захист коду не означає, що ми гарантуємо, що продукт є «незламним». Захист коду постійно розвивається. Ми в Microchip прагнемо постійно вдосконалювати функції захисту коду наших продуктів. Спроби зламати функцію захисту коду Microchip можуть бути порушенням Закону про захист авторських прав у цифрову епоху. Якщо такі дії дозволяють несанкціонований доступ до вашого програмного забезпечення чи іншої роботи, захищеної авторським правом, ви можете мати право подати позов про захист відповідно до цього Закону.
Юридична інформація
Інформація, що міститься в цій публікації, надається виключно з метою проектування та використання продуктів Microchip. Інформація щодо програм пристрою тощо надається лише для вашої зручності та може бути замінена оновленнями. Ви несете відповідальність за те, щоб ваша програма відповідала вашим вимогам.
ЦЯ ІНФОРМАЦІЯ НАДАЄТЬСЯ MICROCHIP «ЯК Є». MICROCHIP НЕ РОБИТЬ ЖОДНИХ ЗАЯВ
АБО ГАРАНТІЙ БУДЬ-ЯКОГО ВИДУ, ЯВНИХ АБО НЕПРЯМИХ, ПИСЬМОВИХ АБО УСНИХ, ПЕРЕДБАЧЕНИХ ЗАКОНОМ
АБО ІНШИМ ІНШИМ ЧИСЛОМ, ПОВ’ЯЗАНИМ З ІНФОРМАЦІЄЮ, ВКЛЮЧАЮЧИ, АЛЕ НЕ ОБМЕЖУЮЧИСЬ БУДЬ-ЯКИМИ НЕПРЯМИМИ
ГАРАНТІЇ ВІДСУМНОСТІ ПОРУШЕНЬ, КОМЕРЦІЙНОЇ ЗДАТНОСТІ ТА ВІДПОВІДНОСТІ ДЛЯ КОНКРЕТНОЇ МЕТИ АБО ГАРАНТІЇ, ПОВ’ЯЗАНІ З ЙОГО СТАНОМ, ЯКІСТЮ АБО ПРОДУКТИВНОСТЮ. MICROCHIP НЕ НЕСЕ ВІДПОВІДАЛЬНОСТІ ЗА БУДЬ-ЯКІ НЕПРЯМІ, СПЕЦІАЛЬНІ, ШТРАФНІ, ВИПАДКОВІ АБО ПОБІЧНІ ВТРАТИ, ПОШКОДЖЕННЯ, ВАРТІСТЬ АБО ВИТРАТИ БУДЬ-ЯКОГО ВИДУ, ПОВ’ЯЗАНІ З ІНФОРМАЦІЄЮ АБО ЇЇ ВИКОРИСТАННЯМ, НЕЗАЛЕЖНО ЩО ВИНИТИ, НАВІТЬ ЯКЩО MICROCHIP БУВ ПОВІДОМИЛИ ПРО МОЖЛИВІСТЬ АБО ЗБИТКИ ПЕРЕДБАЧЕНІ. НАСІЛЬКИ ДОЗВОЛЕНО ЗАКОНОМ, ЗАГАЛЬНА ВІДПОВІДАЛЬНІСТЬ MICROCHIP ЗА ВСІМИ ПРЕТЕНЗІЯМИ, БУДЬ-ЯКИМ ПОВ’ЯЗАНИМ З ІНФОРМАЦІЄЮ АБО ЇЇ ВИКОРИСТАННЯМ, НЕ ПЕРЕВИЩАЄ СУМУ ЗБОРУ, ЯКЩО ТАКА Є, ЯКУ ВИ СПЛАТИЛИ БЕЗПОСЕРЕДНЯ MICROCHIP ЗА ІНФОРМАЦІЮ. Використання пристроїв Microchip для забезпечення життєзабезпечення та/або забезпечення безпеки здійснюється повністю на ризик покупця, і покупець погоджується захищати, відшкодовувати збитки та звільняти Microchip від будь-яких збитків, претензій, позовів або витрат, що є результатом такого використання. Жодні ліцензії не передаються, неявно чи іншим чином, за будь-якими правами інтелектуальної власності Microchip, якщо не зазначено інше.
| АМЕРИКА | АЗІЯ/ТИХИЙ ОКЕАН | АЗІЯ/ТИХИЙ ОКЕАН | ЄВРОПА |
| Корпоративний офіс2355 West Chandler Blvd. Чандлер, Аризона 85224-6199Тел.: 480-792-7200Факс: 480-792-7277Технічна підтримка: www.microchip.com/support Web Адреса: www.microchip.com АтлантаДулут, Джорджія Тел.: 678-957-9614 Факс: 678-957-1455Остін, Техастел.: 512-257-3370Бостон Вестборо, Массачусетс Тел.: 774-760-0087 Факс: 774-760-0088ЧикагоItasca, ILTел.: 630-285-0071 Факс: 630-285-0075ДалласAddison, TXТел.: 972-818-7423 Факс: 972-818-2924ДетройтНові, MITel: 248-848-4000Х'юстон, Техастел.: 281-894-5983Індіанаполіс Noblesville, IN Тел.: 317-773-8323 Факс: 317-773-5453 Тел.: 317-536-2380Лос-Анджелес Mission Viejo, CA Тел.: 949-462-9523 Факс: 949-462-9608 Тел.: 951-273-7800Ролі, Північна Каролінател.: 919-844-7510Нью-Йорк, Нью-Йорктел.: 631-435-6000Сан-Хосе, КаліфорніяТел.: 408-735-9110Тел.: 408-436-4270Канада – ТоронтоТел.: 905-695-1980 Факс: 905-695-2078 | Австралія – СіднейТел.: 61-2-9868-6733Китай – ПекінТел.: 86-10-8569-7000Китай – ЧендуТел.: 86-28-8665-5511Китай – ЧунцинТел.: 86-23-8980-9588Китай – ДунгуаньТел.: 86-769-8702-9880Китай – ГуанчжоуТел.: 86-20-8755-8029Китай – ХанчжоуТел.: 86-571-8792-8115Китай – САР ГонконгТел.: 852-2943-5100Китай – НанкінТел.: 86-25-8473-2460Китай – ЦиндаоТел.: 86-532-8502-7355Китай – ШанхайТел.: 86-21-3326-8000Китай – ШеньянТел.: 86-24-2334-2829Китай – ШеньчженьТел.: 86-755-8864-2200Китай – СучжоуТел.: 86-186-6233-1526Китай – УханьТел.: 86-27-5980-5300Китай – СіаньТел.: 86-29-8833-7252Китай – СяменьТел.: 86-592-2388138Китай – ЧжухайТел.: 86-756-3210040 | Індія – БангалорТел.: 91-80-3090-4444Індія – Нью-ДеліТел.: 91-11-4160-8631Індія - ПунаТел.: 91-20-4121-0141Японія – ОсакаТел.: 81-6-6152-7160Японія – ТокіоТел: 81-3-6880-3770Корея – ТегуТел.: 82-53-744-4301Корея – СеулТел.: 82-2-554-7200Малайзія – Куала-ЛумпурТел.: 60-3-7651-7906Малайзія – ПенангТел.: 60-4-227-8870Філіппіни – МанілаТел.: 63-2-634-9065СінгапурТел.: 65-6334-8870Тайвань – Синь ЧуТел.: 886-3-577-8366Тайвань – ГаосюнТел.: 886-7-213-7830Тайвань – ТайбейТел.: 886-2-2508-8600Таїланд – БангкокТел.: 66-2-694-1351В'єтнам - ХошимінТел.: 84-28-5448-2100 | Австрія – ВельсTel: 43-7242-2244-39Fax: 43-7242-2244-393Данія – КопенгагенTel: 45-4485-5910Fax: 45-4485-2829Фінляндія – ЕспооТел.: 358-9-4520-820Франція – ПарижTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Німеччина – ГархінгТел.: 49-8931-9700Німеччина – ХаанТел.: 49-2129-3766400Німеччина – ХайльброннТел.: 49-7131-72400Німеччина – КарлсруеТел.: 49-721-625370Німеччина – МюнхенTel: 49-89-627-144-0Fax: 49-89-627-144-44Німеччина – РозенхаймТел.: 49-8031-354-560Ізраїль – РаананаТел.: 972-9-744-7705Італія – МіланTel: 39-0331-742611Fax: 39-0331-466781Італія – ПадуяТел.: 39-049-7625286Нідерланди – DrunenTel: 31-416-690399Fax: 31-416-690340Норвегія – ТронхеймТел.: 47-72884388Польща – ВаршаваТел.: 48-22-3325737Румунія – БухарестTel: 40-21-407-87-50Іспанія – МадридTel: 34-91-708-08-90Fax: 34-91-708-08-91Швеція – ГетенбергTel: 46-31-704-60-40Швеція – СтокгольмТел.: 46-8-5090-4654Великобританія – ВокінгемTel: 44-118-921-5800Fax: 44-118-921-5820 |
Документи / Ресурси
 |
Технологія Microchip CoreJTAGПроцесори налагодження [pdfПосібник користувача CoreJTAGПроцесори налагодження, CoreJTAGНалагодження, процесори |
